›
›

Bài giảng Thiết kế logic số (VLSI design) - Chương IV: Thiết kế mạch số trên FPGA (Phần 2)

pptx 23 trang phuongnguyen 3280
Download
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế logic số (VLSI design) - Chương IV: Thiết kế mạch số trên FPGA (Phần 2)", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

  • pptxbai_giang_thiet_ke_logic_so_vlsi_design_chuong_iv_thiet_ke_m.pptx

Nội dung text: Bài giảng Thiết kế logic số (VLSI design) - Chương IV: Thiết kế mạch số trên FPGA (Phần 2)

  1. Thiết kế logic số (VLSI design) Bộ môn KT Xung, số, VXL quangkien82@gmail.com 08/2012
  2. Mục đích & nội dung • Mục đích • Kiến trúc tổng quan và Kiến trúc Xilinx FPGA • Quy trình thiết kế trên FPGA Xilinx ISE • Nội dung • IOBuffer • Interconnect • Dedicated Multiplier • Dedicated block RAM • DCM • Quy trình thiết kế trên FPGA • Ví dụ khối cộng • Ví dụ khối chia tần Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 2/16
  3. Carry chain Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 3/16
  4. Carry chain Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 4/16
  5. Arithmetic chain Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 5/16
  6. IOB Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 6/16
  7. IOB-Delay Block Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 7/16
  8. IOB-Delay Block Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 8/16
  9. IOB-DDR Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 9/16
  10. Interconnect-Switch matrix Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 10/16
  11. Interconnect-lines Long lines Hex lines Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 11/16
  12. Interconnect-lines Double lines Direct lines Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 12/16
  13. Block RAM Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 13/16
  14. Distributed RAM Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 14/16
  15. Distributed RAM Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 15/16
  16. Multiplier •Cấu hình 16K x 1 không có bit kiểm tra chẵn lẻ •Cấu hinhg 8K x2 không có bit kiểm tra chẵn lẻ •Cấu hình 4K x 4 không có bít kiểm tra chẵn lẻ •Cấu hình 2K x (8+1), có 1 bit kiểm tra chẵn lẻ •Cấu hình 1K x (16+2) với hai bit kiểm tra chẵn lẻ •Cấu hình 512 x (32+4) với 4 bit kiểm tra chẵn lẻ. Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 16/16
  17. Multiplier Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 17/16
  18. Multiplier Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 18/16
  19. Multiplier Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 19/16
  20. Trắc nghiệm Câu 1: Vai trò của Block RAM trong FPGA: A. Sử dụng trong các thiết kế đòi hỏi dung lượng khối nhớ lớn B. Sử dụng như các khối đệm cho quá trình cộng nhân thường gặp trong các bài toán DSP C. Sử dụng trong các thiết kế đòi hỏi sự linh động trong cấu trúc của khối RAM D. Sử dụng trong các khối nhớ đòi hỏi tốc độ làm việc với tốc độ cao Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com
  21. Trắc nghiệm Câu 2: Tại sao phải sử dụng nhiều dạng tài nguyên kết nối khác nhau? A. Để linh động trong tổ chức nối các khối thiết kế con với nhau B. Để tối ưu thiết kế nhất có thể khi thực hiện kết nối các khối chức năng C. Để tiết kiệm tài nguyên logic D. Để đáp ứng các đặc thù khác nhau của các dạng tín hiệu khác nhau trong thiết kế số Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com
  22. Trắc nghiệm Câu 3: Phát biểu sau nào sau đây không chính xác: A. Khối nhân số nguyên được đặt cạnh các Block RAM nhằm tiết kiệm không gian bên trong FPGA B. Số lượng Block RAM trong Spartan 3E vào cỡ vài chục khối C. Các đường kết nối ba là các đường kết nối một chiều D. Tài nguyên kết nối trong FPGA gồm các ma trận chuyển và các dạng đường kết nối khác nhau. Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com
  23. Trắc nghiệm Câu 4: Phát biểu sau nào sau đây không chính xác: A. Chuỗi bit-nhớ trong FPGA thực chất được thiết kế theo thuật toán cộng nối tiếp B. Cấu tạo của chuỗi bit nhớ làm giảm thiểu tài nguyên logic sử dụng khi tổng hợp khối cộng trên FPGA C. Cấu tạo của chuỗi bit nhớ làm tăng tốc độ khối cộng D. Chuỗi bit nhớ được thiết kế riêng không phụ thuộc vào các thành phần logic khả trình trong FPGA nhằm tối ưu khối cộng Chương IV: Thiết kế mạch số trên FPGA quangkien82@gmail.com 23