Bài giảng Kỹ thuật điện tử - Nguyễn Văn Hân (Phần 7)

Nội dung text: Bài giảng Kỹ thuật điện tử - Nguyễn Văn Hân (Phần 7)

1. Chương 3 3.1 Khái niệm chung KỸ THUẬT XUNG - SỐ 3.1.1. Các tham số chủ yếu U a. Biên độ xung Um là giá trị lớn nhất. Um b. Độ rộng sườn trước và sườn 0,9Um sau: khi xung biến thiên trong khoảng 0,1 đến 0,9 Um. c. Độ rộng xung: khi xung biến 0,1Um t thiên trên mức 0,1Um. d. Độ sụt đỉnh xung: khi xung ttr tđ ts biến thiên trên mức 0,9 Um. t e. Chu kỳ xung là khoảng thời x gian lặp lại giá trị tương ứng. t g. Thời gian nghỉ là khoảng h. Hệ số lấp đầy  x trống giữa hai xung liên tiếp. T 1
2. 3.1.2. Chế độ khóa của tranzito a. Yêu cầu cơ bản b. Độ dự trữ chống nhiễu • Chế độ khóa có điểm làm Ở mức cao: SH=U ra khóa- UH việc nằm ngoài đoạn NM trên Ở mức thấp: SL=U ra mở- UL đường tải tĩnh đã nêu ở U chương khuếch đại. ra Cấm bão hòa • Dùng T làm khóa có tốc độ UH chuyển mạch cao, không có Thông bão hòa tia lửa điện. • Khi dùng T làm khóa thì có UL U vào hai trạng thái khác biệt: Ura thế cao khi Uv thế thấp • Độ dự trữ chống nhiễu càng lớn càng tốt. Ura thế thấp khi Uv thế cao • Muốn nâng cao độ dự trữ chống nhiễu? Mức thế cao kí hiệu là U H • Tăng độ dốc đặc tuyến dùng IC Mức thế thâp kí hiệu là UL thuật toán. 2
3. 3.2. Các mạch không đồng bộ hai trạng thái ổn định • Các mạch điện có hai trạng thái ổn định bền ở đầu ra theo thời gian là phần tử cơ bản cấu trúc nên một ô nhớ thông tin nhị phân. Mạch điện loại này còn có tên gọi là Trigơ. §Çu vµo §Çu ra R S Q  3.2.1. Trigơ đối xứng (RS) n n n+1 n+1 0 0 Qn n a. Sơ đồ 0 1 1 0 b. Hoạt động: Xem EWB 1 0 0 1 1 1 x x c. Bảng trạng thái 3
4. 3.2.2. Trigơ Smit a. Sơ đồ b. Hoạt động Uvào tăng từ một trị số rất âm Uvào giảm từ một trị số rất dương Ura U c. Đặc tuyến truyền đạt ra max Nếu U vào là tín hiệu hình sin thì lối ra có dạng xung vuông. (Thí nghiệm trên Work Bench) Uvao Nếu dung IC thuật toán, đường 0 đặc tuyến có tính đối xứng qua 0. U Uđóng ngắt Ura min 4
5. 3.3. Mạch không đồng bộ một trạng thái ổn định Đặc điểm: Mạch có một trạng thái ổn định bền. Trạng thái thứ hai chỉ ổn định trong một khoảng thời gian nhất định phụ thuộc vào tham số của mạch. 3.3.1. Đa hài đợi a. Sơ đồ b. Hoạt động c. Giản đồ thời gian • Thời gian phát xung Tx=RCln2 Xem: Da hai doi dung • Chu kỳ xung do Uvào quyết định t.ewb 6
6. b. Hoạt động (phân tích chi tiết) • Khi cấp nguồn, tụ C nạp điện qua Rc và BE của T2 làm T2 thông. Ura ở + - thế thấp qua R1 và R2 phân cực cho T1 làm T1 cấm. • Hệ ở trạng thái ổn định đợi. 7
7. b. Hoạt động (phân tích chi tiết) • Khi có xung dương qua R2 làm T1 thông, tụ C phóng điện qua R và T1 làm T2 cấm. Ura ở thế cao. Dòng phóng giảm dần, đến lúc T2 thông trở lại. Lối ra có 1 xung. • Hệ về trạng thái ổn định đợi. 8
8. 3.4. Mạch không đồng bộ hai trạng thái không ổn định (đa hài tự dao động) 3.4.1. Đa hài dùng tranzito a. Sơ đồ b. Hoạt động c. Giản đồ thời gian Xem: Da hai doi t bipola.ewb Chu kỳ xung ra: T=1+ 2 Trong đó 1 RC ln 2 0,7R1C1 • So sánh với mạch dùng MOSFET  RCln 2 0,7R C 2 2 2 9
9. Ub và Uc của T2 10
10. Ub và Uc của T1 11
11. So sánh với kết quả trong sách giáo khoa? Giải thích? 12
12. Tín hiệu ra luôn ngược pha nhau. 13
13. Đối chiếu cấu trúc mạch khi dùng tranzito trường • Xem dạng tín hiệu và xét quá trình quá độ. So sánh. 14
14. Dùng tranzito trường tạo được sườn trước của xung tốt hơn. Chú ý các điện trở phân cực. 15
15. Mạch dao động Blocking • Là một mạch tự dao động nhưng có hệ số hồi tiếp dương mạnh. • Do hồi tiếp mạnh nên thời gian phát xung tx rất ngắn so với thời gian hồi phục thph. • tx << thph nên công suất xung rất lớn. • Trong sơ đồ bên, hệ số hồi tiếp do tỉ lệ biến áp quyết định. • tx phụ thuộc vào  của T và các tham số • Hồi tiếp dương do linh kiện trong mạch phản hồi. cách nối đầu dây thứ • thph phụ thuộc chủ yếu vào RC. cấp biến áp. 16
16. 3.7. Cơ sở đại số logic và các phần tử logic cơ bản 3.7.1. Cơ sở đại số logic Định luật kết hợp a. Hệ tiên đề và định lý x+y+z = (x+y)+z = x+(y+z) 4 quy tắc của phép cộng xyz = (xy)z = x(yz) x+0=x x+x=x Định luật phân bố x+1=1 x+=1 x(y+z) = xy + xz Mô tả như hai công tắc mắc // Định lí: x.y+x. =x x(+y)=xy 4 quy tắc của phép nhân x+xy=x (x+y)(x+z)=x+yz x.0=0 x.x=x x(x+y)=x x+y=x+y x.1=x x.  =0 Định lí Demorgan Mô tả như hai công tắc mắc nối tiếp F x.y.z F x y z 2 quy tắc của phép phủ định F x y z F x.y.z x x x x Ví dụ: x.y.z x y z Định luật hoán vị x+y=y+x; xy=yx x y z x.y.z 17
17. 3.7.2. Các phần tử logic cơ bản a. Phủ định logic-NO - Hàm: FNO =  - Kí hiệu quy ước -Bảng trạng thái x FNO 0 1 1 0 Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x. Kênh B là tín hiệu ra FNO. 18
18. b. Phần tử và-AND - Hàm: FAND = x1 x2 x3 - Kí hiệu quy ước - Bảng trạng thái x1 x2 FAND 0 0 0 0 1 0 1 0 0 1 1 1 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FAND. 19
19. c. Phần tử hoặc-OR - Hàm: FOR = x1+ x2+ x3+ - Kí hiệu quy ước - Bảng trạng thái x1 x2 FOR 0 0 0 0 1 1 1 0 1 1 1 1 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FOR. 20
20. d. Phần tử và- phủ định-NAND - Hàm: F NAND x 1 .x 2 .x 3 - Kí hiệu quy ước - Bảng trạng thái x1 x2 FNAND 0 0 1 0 1 1 1 0 1 1 1 0 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FNAND. 21
21. e. Phần tử hoặc-phủ định-NOR - Hàm: FNOR x1 x2 x3 - Kí hiệu quy ước - Bảng trạng thái x1 x2 FNOR 0 0 1 0 1 0 1 0 0 1 1 0 - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra FNOR. 22
22. 3.7.3. Các thông số đặc trưng của IC logic • Thời gian trễ trung bình khi truyền qua tín hiệu xung (cực nhanh, nhanh, trung bình, chậm). t t  tre 2 • Tra cứu các IC logic • Khả năng sử dụng:Số đầu vào trong Work Bench m và hệ số phân tải đầu ra n. • Mức điện áp (xem WorkBench) • Tính tương hỗ giữa các phần tử logic khi chuyển qua lại giữa logic dương và logic âm 23
23. 3.8. Các phần tử logic thông dụng 3.8.1. Phần tử tương đương - Hàm: Ftđ = x1 x2+ 1 2 Ftđ=1khi các biến vào cùng giá trị Ftđ=0 khi các biến vào khác giá trị - Kí hiệu quy ước - Bảng trạng thái x1 x2 Ft® 0 0 1 0 1 0 1 0 0 1 1 1  - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 24 Kênh C là tín hiệu ra Ftđ.
24. So sánh cấu trúc Ftđ bằng AND và AND cùng NOT 25
25. 3.8.2. Phần tử khác dấu (cộng modun2) - Hàm: Fkd=x1 2 + 1 x2= x1  x2 Fkd=1khi các biến vào khác giá trị Fkd=0khi các biến vào cùng giá trị - Kí hiệu quy ước - Bảng trạng thái x1 x2 Fkd 0 0 0 0 1 1 1 0 1 1 1 0  - Sơ đồ thí nghiệm - Giản đồ điện áp theo thời gian. Chú ý: Kênh A là tín hiệu vào x1. Kênh B là tín hiệu vào x2 Kênh C là tín hiệu ra Fkd. 26
26. 3.9. HỆ LOGIC THÔNG DỤNG 3.9.1. Các trigơ số • Trigơ số có hai trạng thái ổn định bền có thể được cấu tạo từ hai phần tử NAND hay hai phần tử NOR trong một vòng phản hồi kín.  a. Trigơ RS  R Q - Cấu tạo Q  S  Q R .Q Q R Q - Hệ phương trình: Q S.Q Q S Q n n Qn+1 Sn Rn Qn+1 0 0 cÊm 0 0 Qn 0 1 1 - Bảng trạng thái: 0 1 0 1 0 0 1 0 1 27 1 1 Qn 1 1 cÊm
27. - Sơ đồ mạch thí nghiệm R S -Reset viết tắt R, Set viết tắt S. Q -Giản đồ tín hiệu minh họa hoạt động của trigơ RS. Trạng thái tương lai ở lối ra  (Qn+1) phụ thuộc vào trạng thái hiện tại (Qn) và các giá trị xác định khác nhau của các biến lối vào R, S. 28
28. Bảng mạch thí nghiệm các phần tử logic cơ bản Mặt trước bảng mạch thí nghiệm 29
29. Bảng mạch thí nghiệm các phần tử logic cơ bản Mặt sau bảng mạch thí nghiệm 30
30. Bảng mạch thí nghiệm các phần tử logic cơ bản • Mặt trước bảng mạch thí nghiệm khảo sát các phần tử logic 31
31. Bảng mạch thí nghiệm các phần tử logic cơ bản* • Mặt sau bảng mạch thí nghiệm khảo sát các phần tử logic 32
32. Bảng mạch thí nghiệm các phần tử logic cơ bản • Lập bảng trạng thái của mạch NOR trên IC 74LS02 và mạch OR trên IC 74LS32. 33
33. Xin cảm ơn toàn lớp đã chú ý học tập môn này. Hy vọng có được kết quả tốt nhất trong bài thi! 34